di Andrea Vinci* |
Non esistono un significato e una definizione univoca per i test di affidabilità. La definizione che preferisco è “una metodologia per scoprire come migliorare la qualità del prodotto, consentendo di verificare se il dispositivo è in grado di resistere a tutte le possibili sollecitazioni che dovrà affrontare una volta commercializzato e utilizzato in una reale applicazione del cliente”.
Esistono diverse fasi di sviluppo in cui i test di affidabilità sono fondamentali: la fase di Ricerca e Sviluppo, la fase di preproduzione, in cui verranno realizzate piccole quantità, e la fase di produzione di massa. Nella fase di R&S, è importante garantire che le caratteristiche specifiche e di affidabilità definite nella fase di progettazione siano rispettate. Nella fase di preproduzione, la linea di produzione viene utilizzata in lotti limitati per valutare ed escludere i problemi prima dell’inizio della produzione di massa.
La curva a “vasca da bagno”
Se chiedessimo a un “reliability engineer” di disegnare un grafico, sicuramente risponderebbe con una curva cosiddetta a vasca da bagno, che rappresenta una serie di regioni temporali nelle quali possono avvenire i guasti del dispositivo. A seconda della fase del ciclo di vita del prodotto, i test di affidabilità possono presentare sfide, metodologie e vincoli intrinseci diversi. Principalmente, riveleranno diverse modalità di guasto. Si parla di indicatore di affidabilità “estrinseco” quando si testa la robustezza contro i guasti legati alla difettosità e alla variabilità del processo, principalmente riferibili a cause esterne rispetto alle reali capacità del progetto e dei materiali.
Si parla di affidabilità “intrinseca” del semiconduttore composto quando il guasto è legato al modo in cui il componente è stato progettato (struttura del dispositivo, materiali e loro usura). Una volta risolte le cause di guasto estrinseche, i guasti principali saranno dovuti a fonti intrinseche; a questo punto è necessario modellare il modo in cui si verifica l’usura. Il modello di degrado più adatto al contesto aiuterà a prevedere la durata e il tasso di guasto. Per accelerare un potenziale guasto, ai dispositivi viene applicato uno stress maggiore che, nel caso dei dispositivi a semiconduttore WBG, può significare stress di corrente, tensione, temperatura, umidità, vibrazioni meccaniche, ecc. L’applicazione di modelli di degrado specifici è il modo per prevedere i tassi di guasto in determinate condizioni di stress e durata.
Soddisfare gli standard relativi alle applicazioni
Ogni mercato, a seconda della sua specificità, richiede ai fornitori di componenti di garantire condizioni di funzionamento particolari.
Come già detto, i produttori di semiconduttori lo fanno testando a fondo i dispositivi per verificarne l’affidabilità. L’approccio per garantire l’affidabilità consiste nel seguire linee guida e standard specifici per le applicazioni. Esistono linee guida per garantire affidabilità per le applicazioni spaziali che si applicano ai semiconduttori composti come il GaAs, tipicamente utilizzati in questo settore. Al contrario, l’industria automobilistica utilizza tipicamente Mosfet a base SiC; per qualificarli ai livelli di tensione operativa stabiliti (ad esempio 1200V o 1700V) e alla temperatura massima di funzionamento (ad esempio 175 °C
o più), i fornitori devono seguire le linee guida dello standard Automotive Electronics Council Aec-Q101. Altri standard come il Jedec riguardano l’uso industriale della qualifica del componente, il Mil-Std-xx per il settore militare e così via. I test di qualificazione in cui vengono applicate sollecitazioni acceleranti hanno nomi diversi. Htrb è l’acronimo di “High-temperature reverse bias test”, ovvero test di polarizzazione inversa ad alta temperatura e mira ad analizzare i guasti legati alle sollecitazioni di polarizzazione Dc di Vds su un Mosfet. Tddb è invece l’acronimo di “Time-dependent dielectric breakdown”, cioè rottura dielettrica in funzione del tempo; si tratta di una modalità di guasto che può verificarsi quando si forma un percorso di conduzione a causa della sovrapposizione di difetti generati nel dielettrico del Mosfet.
Un Hemt GaN è solitamente sottoposto a un’elevata tensione di polarizzazione, non solo in corrente continua ma anche in corrente alternata. La sollecitazione in corrente alternata mostra tempi di rottura più lunghi rispetto alla sollecitazione in corrente continua e varia molto in base alle condizioni di frequenza di commutazione più elevata, alla temperatura ecc. L’esecuzione di questi test in modo esaustivo richiede l’esecuzione di centinaia di migliaia di ore di test, ciascuno con decine di migliaia di cicli di temperatura e punti di umidità. Dopo la qualificazione, i produttori di semiconduttori devono ancora accumulare milioni o trilioni di ore di dati per acquisire un tasso di guasto nel tempo sul campo.
Uno scenario d’uso reale: test di affidabilità su wafer
I progettisti devono effettuare test come il charge trapping, l’Nbti enhanced hot carrier e il Tddb enhanced Nbti.
La metodologia di misurazione richiede sollecitazioni e misure in corrente continua fino a un punto in cui vengono utilizzate sollecitazioni in corrente continua e a impulsi per studiare l’effetto cosiddetto di rilassamento. La strumentazione Keithley spazia dal sistema di caratterizzazione dei dispositivi a semiconduttore 4200A-SCS alle unità di alimentazione e misura SMU Serie 2600 e 2400, alle sorgenti di corrente ultrasensibili, ai nanovoltmetri, ai sistemi di commutazione e di acquisizione dati. Questi elementi sono facili da integrare nei laboratori in cui vengono effettuati reliability test, sviluppo tecnologico e dei semiconduttori, incorporandoli in un sistema di test completamente automatizzato. Molti strumenti Keithley sono dotati di Test Script Processor e della tecnologia proprietaria Tsp-Link per il funzionamento ad altissima velocità e l’esecuzione dei test in parallelo, che consentono allo strumento di eseguire test avanzati senza l’intervento del Pc grazie a script di test integrati e subroutine di test complete.
La strumentazione Keithley include una suite completa per la caratterizzazione dei dispositivi chiamata ACS (Advanced Characterization Suite); questo software supporta i test di caratterizzazione dei componenti sia livello package sia a livello di wafer utilizzando i prober. Il software incorpora librerie di test generalizzate basate sugli standard Jedec. Per quanto riguarda i wafer, i sistemi di test integrati ACS di Keithley dispongono di un’utilità di descrizione del wafer e di una mappa del wafer. Le mappe del wafer codificate a colori vengono aggiornate in tempo reale durante l’esecuzione del test per mostrare le metriche di superamento/errore, fornendo una chiara visibilità dei risultati del test e assicurando che i risultati siano produttivi. Il controllo interattivo della sonda consente di controllare il movimento del wafer durante lo svolgimento dei test per convalidare le configurazioni dei test sulle strutture reali e durante la disposizione dei lotti per direzionarsi verso un’area problematica del wafer ed eseguire i test manualmente.
Una tipica sfida di test di affidabilità dei Mosfet SiC
Lo standard Jedec JEP183A ha introdotto delle linee guida per la misurazione della tensione di soglia di un dispositivo Mosfet SiC a canale N a struttura verticale. Questo perché i dispositivi SiC presentano in generale una maggiore instabilità della Vt rispetto al silicio. La norma mirava a identificare i metodi di misurazione e a proporre linee guida di precondizionamento per ridurre al minimo l’effetto dell’isteresi della Vt. Questo fenomeno di isteresi è causato principalmente dal fenomeno di charge trapping che si verifica quando il dispositivo di gate viene pilotato in commutazione.
Lo standard JEP183A ha proposto quindi una nuova linea guida per misurare la tensione di soglia in modo più coerente. L’idea è quella di aggiungere un impulso di pre-condizionamento prima della misurazione dello sweep del gate per rilasciare le cariche intrappolate dall’interfaccia dell’ossido di silicio e per effettuare successivamente lo sweep verso il basso. Lo standard JEP183A propone anche tre diversi metodi di misurazione della soglia SiC. I sistemi Keithley basati sulle unità SourceMeter implementano questo test di tensione di soglia sui dispositivi SiC Power Mosfets. Le SMU e il software possono supportare tutti e tre i metodi proposti dallo standard Jedec.
